System Verilog 101 Videocamp

 SystemVerilog 101 Videocamp

Dijital Tasarıma Modern ve Uygulamalı Giriş

SystemVerilog 101 Videocamp, dijital tasarım dünyasına sağlam bir başlangıç yapmak isteyenler için hazırlanmış uygulama odaklı bir eğitim programıdır.

Bu eğitimde yalnızca SystemVerilog sözdizimini öğrenmekle kalmayacak; aynı zamanda FPGA, RTL tasarım, simülasyon, testbench, FSM ve temel dijital sistem geliştirme süreçlerini adım adım deneyimleyeceksiniz.

Her bölüm, teori ve uygulamayı birlikte ele alır. Böylece öğrendiğiniz her kavramı doğrudan gerçek bir RTL tasarımı üzerinde uygulama fırsatı bulursunuz.

 Bu Videocamp Size Ne Kazandırır?

Bu eğitim sonunda yalnızca “SystemVerilog öğrendim” demeyeceksiniz.

Bunun yerine şunu söyleyebileceksiniz:

“FPGA tabanlı temel dijital sistemler tasarladım, FSM kontrollü yapılar geliştirdim, register, sayaç, comparator, ALU ve kontrol birimlerini birlikte kullandım. Tasarımlarımı testbench ve simülasyon ile doğruladım.”

Bu eğitim, dijital tasarım tarafında güçlü bir temel oluşturmak isteyen herkes için başlangıç noktasıdır.

 Eğitimde Neler Öğreneceksiniz?

Bu videocamp boyunca modern SystemVerilog kullanarak temel dijital devrelerden mini sistem tasarımlarına kadar ilerleyeceksiniz.

Öğreneceğiniz başlıca konular:

 Vivado kurulumu ve proje oluşturma
 FPGA, RTL, simulation ve synthesis kavramları
 SystemVerilog veri tipleri ve modern sözdizimi
 Kombinasyonel ve ardışıl mantık tasarımı
 always_comb, always_ff, assign kullanımı
 Flip-flop, register, counter ve RAM yapıları
 FSM tasarımı ve state machine mantığı
 Task, function ve parameter kullanımı
 Testbench yazımı ve simülasyon ile doğrulama
 Mini projelerle gerçek sistem geliştirme pratiği

 Eğitim Müfredatı

 Bölüm 1: Giriş ve Kurulum

Bu bölümde dijital tasarım dünyasına giriş yapılır. Vivado geliştirme ortamı kurulur, FPGA ve RTL kavramları açıklanır. Simulation ve synthesis arasındaki fark netleştirilir.

Uygulama:
İlk Vivado projesi oluşturulur ve basit bir sinyalin simülasyonu yapılır.

 Bölüm 2: SystemVerilog’a Giriş

SystemVerilog dilinin temel yapıları öğrenilir. logic, bit, wire farkları, veri türleri, operatörler, modüller ve port tanımlamaları ele alınır.

Uygulama:
AND, OR, XOR kapıları ve Half Adder tasarımı yapılır.

 Bölüm 3: Kombinasyonel Mantık ve Doğru Modelleme

Bu bölümde hatasız ve synthesizable kombinasyonel mantık yazımı öğretilir. assign, always_comb, if-else, case, priority logic ve latch oluşumu gibi kritik konular işlenir.

Uygulama:
MUX, comparator tasarımı ve latch hatası debug çalışması yapılır.

 Bölüm 4: Ardışıl Mantık Tasarımı

Clock tabanlı dijital sistemlerin nasıl çalıştığı anlatılır. Flip-flop, register, senkron/asenkron reset, setup ve hold kavramları ele alınır.

Uygulama:
D Flip-Flop ve N-bit counter tasarımı yapılır.

 Bölüm 5: FSM Tasarımı

FSM yani Finite State Machine yapıları ile kontrol mantığı tasarlanır. Moore ve Mealy FSM farkları, enum ile state tanımlama ve state transition mantığı uygulamalı olarak gösterilir.

Uygulama:
Basit bir kontrol FSM tasarımı yapılır.

 Bölüm 6: Veri Yapıları ve Bellek Temelleri

Verilerin donanım üzerinde nasıl tutulduğu ve işlendiği anlatılır. Packed/unpacked array, multidimensional array, register yapıları ve küçük RAM modelleri incelenir.

Uygulama:
Basit RAM modeli ve shift register tasarımı yapılır.

 Bölüm 7: Tasks, Functions ve Parametreler

Daha temiz, modüler ve yeniden kullanılabilir RTL kodları yazmak için function, task ve parameter kullanımı anlatılır.

Uygulama:
Parametreli N-bit toplayıcı ve function tabanlı ALU tasarımı yapılır.

 Bölüm 8: Testbench ve Simülasyon

Yazılan RTL tasarımlarının nasıl doğrulanacağı öğrenilir. Testbench yapısı, stimulus oluşturma, $display, $monitor ve temel doğrulama yaklaşımı anlatılır.

Uygulama:
MUX ve comparator için testbench yazılır.

 Bölüm 9: Modern SystemVerilog Özellikleri

SystemVerilog’un Verilog’a göre sunduğu modern yapılar ele alınır. struct, typedef, enum gibi özelliklerle daha okunabilir ve sürdürülebilir RTL kodları yazılır.

Uygulama:
Paketlenmiş veri yapısı ile örnek tasarım yapılır.

 Mini Projeler

Eğitimin sonunda öğrendiğiniz tüm konuları bir araya getirerek gerçek dijital sistemlere benzeyen mini projeler geliştireceksiniz.

Bu projelerde:

 Kombinasyonel mantık
 Ardışıl mantık
 Register yapıları
 FSM kontrolü
 Sayaçlar
 Comparator yapıları
 Testbench ve simülasyon

birlikte kullanılacaktır.

 1. Akıllı İşlem Seçici

Operation Selector Unit

Bu projede iki adet 8-bit veri alınır ve seçilen moda göre farklı aritmetik veya mantıksal işlemler gerçekleştirilir.

Sistem şu işlemleri destekler:

 Toplama
 Çıkarma
 XOR
 Maksimum değeri bulma

Bu proje ile ALU mantığı, işlem seçimi, register kullanımı ve FSM kontrollü veri işleme yapısı öğrenilir.

 2. Akıllı Dijital Kasa

Şifre Doğrulama Sistemi

Bu projede kullanıcıdan alınan girişler belirli bir parola ile karşılaştırılır. Doğru girişte sistem açılır, hatalı girişte uyarı üretir.

Sistemde şu yapılar kullanılır:

 Password Register
 Comparator Unit
 Attempt Counter
 FSM Control
 Status Output Unit

Ek olarak 3 hatalı giriş sonrası kilitlenme ve reset ile yeniden deneme senaryoları da uygulanabilir.

 3. Mini Trafik Işık Kontrol Sistemi

Bu projede trafik ışıklarını zamanlama ve durum geçişleri ile yöneten bir kontrol sistemi tasarlanır.

Sistem; timer, yaya butonu ve FSM yapısını birlikte kullanarak güvenli geçiş senaryosu oluşturur.

Bu proje ile zaman tabanlı state geçişleri ve gerçek hayattaki kontrol sistemlerinin RTL seviyesinde nasıl modellenebileceği öğrenilir.

 4. Mini Veri Tamponlama ve İşleme Sistemi

Bu projede sırayla yüklenen veriler küçük bir register bank içinde saklanır, seçilen işleme göre işlenir ve sonuç ayrı bir output register’da tutulur.

Bu proje, katılımcıya küçük ölçekli bir veri yolu ve işlem hattı mantığını uygulamalı olarak gösterir.

Kullanılan temel yapılar:

 Input Loader
 Register Bank
 Processing Unit
 Output Register
 Control Logic

 Bu Eğitim Kimler İçin Uygun?

Bu videocamp, dijital tasarım dünyasına giriş yapmak isteyen herkes için uygundur.

Özellikle:

 Üniversite öğrencileri
 FPGA öğrenmek isteyenler
 RTL tasarımına başlamak isteyenler
 ASIC ve çip tasarımına ilgi duyanlar
 Donanım hızlandırıcıları geliştirmek isteyenler
 SystemVerilog öğrenmek isteyen mühendis adayları
 Dijital mantık devrelerini uygulamalı öğrenmek isteyenler

için güçlü bir başlangıç programıdır.

 Ön Gereksinimler

Bu eğitim başlangıç seviyesine uygundur.

Daha önce SystemVerilog, FPGA veya RTL tasarımı yapmış olmanız gerekmez. Temel bilgisayar kullanımı ve basit programlama mantığına aşina olmanız yeterlidir.

Dijital mantık kapıları, sayı sistemleri veya temel elektronik bilgisi olan katılımcılar eğitimden daha hızlı verim alabilir.

 Neden Bu Eğitimi Almalısınız?

SystemVerilog; FPGA, ASIC, işlemci tasarımı, haberleşme IP’leri, görüntü işleme hızlandırıcıları ve yapay zekâ donanımları gibi birçok alanda kullanılan modern bir donanım tanımlama dilidir.

Bu eğitim sizi yalnızca teorik bilgiyle bırakmaz. Her konuyu uygulama ile destekler ve sizi gerçek dijital sistem geliştirme yaklaşımına hazırlar.

Eğitim sonunda:

 Temel RTL tasarımı yapabilecek
 Kombinasyonel ve ardışıl devreler modelleyebilecek
 FSM tabanlı kontrol yapıları geliştirebilecek
 Register, counter, comparator ve ALU gibi temel blokları kullanabilecek
 Testbench yazarak tasarımlarınızı doğrulayabilecek
 Mini projelerle portföyünüze eklenebilecek çalışmalar çıkarabileceksiniz

 SystemVerilog ile Dijital Tasarıma İlk Adımı Atın

Donanım dünyasına giriş yapmak, FPGA ve RTL tasarım mantığını öğrenmek ve modern SystemVerilog ile gerçek uygulamalar geliştirmek istiyorsanız bu videocamp tam size göre.

SystemVerilog 101 Videocamp ile dijital tasarım yolculuğunuza güçlü bir başlangıç yapın.